Classic Timing Analyzer report for Exp9
Wed Nov 21 15:22:32 2012
Quartus II Version 9.0 Build 132 02/25/2009 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Parallel Compilation
  6. tsu
  7. tco
  8. th
  9. Timing Analyzer Messages



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; Legal Notice ;
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; Timing Analyzer Summary                                                                                                                                                     ;
+------------------------------+-------+---------------+-------------+--------------------------------+--------------------------------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time ; From                           ; To                             ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+--------------------------------+--------------------------------+------------+----------+--------------+
; Worst-case tsu               ; N/A   ; None          ; 4.570 ns    ; i1                             ; MyMemory:inst24|MyDFF:inst12|Q ; --         ; CLK      ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 15.372 ns   ; MyMemory:inst24|MyDFF:inst14|Q ; red                            ; CLK        ; --       ; 0            ;
; Worst-case th                ; N/A   ; None          ; -0.270 ns   ; EN                             ; MyMemory:inst24|MyDFF:inst8|Q  ; --         ; CLK      ; 0            ;
; Total number of failed paths ;       ;               ;             ;                                ;                                ;            ;          ; 0            ;
+------------------------------+-------+---------------+-------------+--------------------------------+--------------------------------+------------+----------+--------------+


+--------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                           ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                              ; Setting            ; From ; To ; Entity Name ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                                         ; EP2C20F484C7       ;      ;    ;             ;
; Timing Models                                                       ; Final              ;      ;    ;             ;
; Default hold multicycle                                             ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                           ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                              ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                      ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                                    ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                               ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                             ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                    ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                       ; Off                ;      ;    ;             ;
; Minimum Core Junction Temperature                                   ; 0                  ;      ;    ;             ;
; Maximum Core Junction Temperature                                   ; 85                 ;      ;    ;             ;
; Number of source nodes to report per destination node               ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                               ; 10                 ;      ;    ;             ;
; Number of paths to report                                           ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                        ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                              ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                          ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                        ; On                 ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis      ; Off                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off                ;      ;    ;             ;
; Output I/O Timing Endpoint                                          ; Near End           ;      ;    ;             ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 4      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


+----------------------------------------------------------------------------------------+
; tsu                                                                                    ;
+-------+--------------+------------+--------+--------------------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From   ; To                             ; To Clock ;
+-------+--------------+------------+--------+--------------------------------+----------+
; N/A   ; None         ; 4.570 ns   ; i1     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 4.387 ns   ; i2     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 4.082 ns   ; i1     ; MyMemory:inst26|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 4.045 ns   ; i1     ; MyMemory:inst26|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 4.037 ns   ; i1     ; MyMemory:inst24|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 4.036 ns   ; i1     ; MyMemory:inst24|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 4.032 ns   ; i1     ; MyMemory:inst24|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 4.032 ns   ; i1     ; MyMemory:inst26|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 4.032 ns   ; i1     ; MyMemory:inst26|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.963 ns   ; i1     ; MyMemory:inst|MyDFF:inst14|Q   ; CLK      ;
; N/A   ; None         ; 3.899 ns   ; i2     ; MyMemory:inst26|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.862 ns   ; i2     ; MyMemory:inst26|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.854 ns   ; i2     ; MyMemory:inst24|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.853 ns   ; i2     ; MyMemory:inst24|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.849 ns   ; i2     ; MyMemory:inst24|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 3.849 ns   ; i2     ; MyMemory:inst26|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 3.849 ns   ; i2     ; MyMemory:inst26|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.784 ns   ; i4     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.780 ns   ; i2     ; MyMemory:inst|MyDFF:inst14|Q   ; CLK      ;
; N/A   ; None         ; 3.771 ns   ; i1     ; MyMemory:inst25|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.752 ns   ; i3     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.685 ns   ; i5     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.588 ns   ; i2     ; MyMemory:inst25|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.486 ns   ; i5     ; MyMemory:inst26|MyDFF:inst8|Q  ; CLK      ;
; N/A   ; None         ; 3.478 ns   ; i4     ; MyMemory:inst26|MyDFF:inst8|Q  ; CLK      ;
; N/A   ; None         ; 3.461 ns   ; i1     ; MyMemory:inst|MyDFF:inst10|Q   ; CLK      ;
; N/A   ; None         ; 3.459 ns   ; i1     ; MyMemory:inst|MyDFF:inst9|Q    ; CLK      ;
; N/A   ; None         ; 3.336 ns   ; i5     ; MyMemory:inst24|MyDFF:inst8|Q  ; CLK      ;
; N/A   ; None         ; 3.328 ns   ; i4     ; MyMemory:inst24|MyDFF:inst8|Q  ; CLK      ;
; N/A   ; None         ; 3.296 ns   ; i4     ; MyMemory:inst26|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.278 ns   ; i2     ; MyMemory:inst|MyDFF:inst10|Q   ; CLK      ;
; N/A   ; None         ; 3.276 ns   ; i2     ; MyMemory:inst|MyDFF:inst9|Q    ; CLK      ;
; N/A   ; None         ; 3.264 ns   ; i3     ; MyMemory:inst26|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.259 ns   ; i4     ; MyMemory:inst26|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.251 ns   ; i4     ; MyMemory:inst24|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.250 ns   ; i4     ; MyMemory:inst24|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.246 ns   ; i4     ; MyMemory:inst24|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 3.246 ns   ; i4     ; MyMemory:inst26|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 3.246 ns   ; i4     ; MyMemory:inst26|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.227 ns   ; i3     ; MyMemory:inst26|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.219 ns   ; i3     ; MyMemory:inst24|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.218 ns   ; i3     ; MyMemory:inst24|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.214 ns   ; i3     ; MyMemory:inst24|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 3.214 ns   ; i3     ; MyMemory:inst26|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 3.214 ns   ; i3     ; MyMemory:inst26|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.197 ns   ; i5     ; MyMemory:inst26|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 3.177 ns   ; i4     ; MyMemory:inst|MyDFF:inst14|Q   ; CLK      ;
; N/A   ; None         ; 3.145 ns   ; i3     ; MyMemory:inst|MyDFF:inst14|Q   ; CLK      ;
; N/A   ; None         ; 3.097 ns   ; i5     ; MyMemory:inst24|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.096 ns   ; i5     ; MyMemory:inst26|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.093 ns   ; i5     ; MyMemory:inst26|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 3.088 ns   ; i5     ; MyMemory:inst24|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 3.024 ns   ; i5     ; MyMemory:inst|MyDFF:inst14|Q   ; CLK      ;
; N/A   ; None         ; 2.985 ns   ; i4     ; MyMemory:inst25|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 2.953 ns   ; i3     ; MyMemory:inst25|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 2.889 ns   ; i5     ; MyMemory:inst|MyDFF:inst8|Q    ; CLK      ;
; N/A   ; None         ; 2.886 ns   ; i5     ; MyMemory:inst25|MyDFF:inst12|Q ; CLK      ;
; N/A   ; None         ; 2.881 ns   ; i4     ; MyMemory:inst|MyDFF:inst8|Q    ; CLK      ;
; N/A   ; None         ; 2.837 ns   ; i1     ; MyMemory:inst25|MyDFF:inst9|Q  ; CLK      ;
; N/A   ; None         ; 2.835 ns   ; i1     ; MyMemory:inst25|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 2.831 ns   ; i1     ; MyMemory:inst25|MyDFF:inst14|Q ; CLK      ;
; N/A   ; None         ; 2.819 ns   ; i5     ; MyMemory:inst24|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 2.819 ns   ; i5     ; MyMemory:inst26|MyDFF:inst10|Q ; CLK      ;
; N/A   ; None         ; 2.775 ns   ; i1     ; MyMemory:inst|MyDFF:inst12|Q   ; CLK      ;
; N/A   ; None         ; 2.675 ns   ; i4     ; MyMemory:inst|MyDFF:inst10|Q   ; CLK      ;
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; N/A           ; None        ; -3.355 ns ; i3     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A           ; None        ; -3.366 ns ; i2     ; MyMemory:inst24|MyDFF:inst9|Q  ; CLK      ;
; N/A           ; None        ; -3.370 ns ; i2     ; MyMemory:inst26|MyDFF:inst14|Q ; CLK      ;
; N/A           ; None        ; -3.374 ns ; i2     ; MyMemory:inst24|MyDFF:inst14|Q ; CLK      ;
; N/A           ; None        ; -3.374 ns ; i2     ; MyMemory:inst26|MyDFF:inst9|Q  ; CLK      ;
; N/A           ; None        ; -3.429 ns ; i4     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A           ; None        ; -3.477 ns ; i2     ; MyMemory:inst26|MyDFF:inst12|Q ; CLK      ;
; N/A           ; None        ; -3.523 ns ; i1     ; MyMemory:inst25|MyDFF:inst12|Q ; CLK      ;
; N/A           ; None        ; -3.601 ns ; i2     ; MyMemory:inst24|MyDFF:inst10|Q ; CLK      ;
; N/A           ; None        ; -3.601 ns ; i2     ; MyMemory:inst26|MyDFF:inst10|Q ; CLK      ;
; N/A           ; None        ; -3.715 ns ; i1     ; MyMemory:inst|MyDFF:inst14|Q   ; CLK      ;
; N/A           ; None        ; -3.784 ns ; i1     ; MyMemory:inst24|MyDFF:inst10|Q ; CLK      ;
; N/A           ; None        ; -3.784 ns ; i1     ; MyMemory:inst26|MyDFF:inst10|Q ; CLK      ;
; N/A           ; None        ; -3.784 ns ; i1     ; MyMemory:inst26|MyDFF:inst14|Q ; CLK      ;
; N/A           ; None        ; -3.788 ns ; i1     ; MyMemory:inst24|MyDFF:inst14|Q ; CLK      ;
; N/A           ; None        ; -3.789 ns ; i1     ; MyMemory:inst24|MyDFF:inst9|Q  ; CLK      ;
; N/A           ; None        ; -3.797 ns ; i1     ; MyMemory:inst26|MyDFF:inst9|Q  ; CLK      ;
; N/A           ; None        ; -3.834 ns ; i1     ; MyMemory:inst26|MyDFF:inst12|Q ; CLK      ;
; N/A           ; None        ; -3.965 ns ; i2     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
; N/A           ; None        ; -4.322 ns ; i1     ; MyMemory:inst24|MyDFF:inst12|Q ; CLK      ;
+---------------+-------------+-----------+--------+--------------------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 9.0 Build 132 02/25/2009 SJ Web Edition
    Info: Processing started: Wed Nov 21 15:22:30 2012
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off Exp9 -c Exp9 --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "CLK" is an undefined clock
Info: No valid register-to-register data paths exist for clock "CLK"
Info: tsu for register "MyMemory:inst24|MyDFF:inst12|Q" (data pin = "i1", clock pin = "CLK") is 4.570 ns
    Info: + Longest pin to register delay is 7.417 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L21; Fanout = 1; PIN Node = 'i1'
        Info: 2: + IC(2.724 ns) + CELL(0.542 ns) = 4.292 ns; Loc. = LCCOMB_X1_Y21_N0; Fanout = 1; COMB Node = 'MYEncoder:inst10|en_out[0]~11'
        Info: 3: + IC(0.287 ns) + CELL(0.178 ns) = 4.757 ns; Loc. = LCCOMB_X1_Y21_N26; Fanout = 4; COMB Node = 'MYEncoder:inst10|en_out[0]~12'
        Info: 4: + IC(0.317 ns) + CELL(0.461 ns) = 5.535 ns; Loc. = LCCOMB_X1_Y21_N30; Fanout = 4; COMB Node = 'MyDriver:inst17|Decoder0~0'
        Info: 5: + IC(1.469 ns) + CELL(0.413 ns) = 7.417 ns; Loc. = LCFF_X1_Y20_N31; Fanout = 2; REG Node = 'MyMemory:inst24|MyDFF:inst12|Q'
        Info: Total cell delay = 2.620 ns ( 35.32 % )
        Info: Total interconnect delay = 4.797 ns ( 64.68 % )
    Info: + Micro setup delay of destination is -0.038 ns
    Info: - Shortest clock path from clock "CLK" to destination register is 2.809 ns
        Info: 1: + IC(0.000 ns) + CELL(1.006 ns) = 1.006 ns; Loc. = PIN_D12; Fanout = 1; CLK Node = 'CLK'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.244 ns; Loc. = CLKCTRL_G11; Fanout = 24; COMB Node = 'CLK~clkctrl'
        Info: 3: + IC(0.963 ns) + CELL(0.602 ns) = 2.809 ns; Loc. = LCFF_X1_Y20_N31; Fanout = 2; REG Node = 'MyMemory:inst24|MyDFF:inst12|Q'
        Info: Total cell delay = 1.608 ns ( 57.24 % )
        Info: Total interconnect delay = 1.201 ns ( 42.76 % )
Info: tco from clock "CLK" to destination pin "red" through register "MyMemory:inst24|MyDFF:inst14|Q" is 15.372 ns
    Info: + Longest clock path from clock "CLK" to source register is 2.809 ns
        Info: 1: + IC(0.000 ns) + CELL(1.006 ns) = 1.006 ns; Loc. = PIN_D12; Fanout = 1; CLK Node = 'CLK'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.244 ns; Loc. = CLKCTRL_G11; Fanout = 24; COMB Node = 'CLK~clkctrl'
        Info: 3: + IC(0.963 ns) + CELL(0.602 ns) = 2.809 ns; Loc. = LCFF_X1_Y20_N3; Fanout = 3; REG Node = 'MyMemory:inst24|MyDFF:inst14|Q'
        Info: Total cell delay = 1.608 ns ( 57.24 % )
        Info: Total interconnect delay = 1.201 ns ( 42.76 % )
    Info: + Micro clock to output delay of source is 0.277 ns
    Info: + Longest register to pin delay is 12.286 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X1_Y20_N3; Fanout = 3; REG Node = 'MyMemory:inst24|MyDFF:inst14|Q'
        Info: 2: + IC(0.970 ns) + CELL(0.455 ns) = 1.425 ns; Loc. = LCCOMB_X1_Y21_N8; Fanout = 1; COMB Node = 'inst21~1'
        Info: 3: + IC(1.093 ns) + CELL(0.178 ns) = 2.696 ns; Loc. = LCCOMB_X1_Y20_N20; Fanout = 1; COMB Node = 'inst21~4'
        Info: 4: + IC(0.296 ns) + CELL(0.322 ns) = 3.314 ns; Loc. = LCCOMB_X1_Y20_N22; Fanout = 2; COMB Node = 'inst21'
        Info: 5: + IC(6.132 ns) + CELL(2.840 ns) = 12.286 ns; Loc. = PIN_R20; Fanout = 0; PIN Node = 'red'
        Info: Total cell delay = 3.795 ns ( 30.89 % )
        Info: Total interconnect delay = 8.491 ns ( 69.11 % )
Info: th for register "MyMemory:inst24|MyDFF:inst10|Q" (data pin = "EN", clock pin = "CLK") is -0.270 ns
    Info: + Longest clock path from clock "CLK" to destination register is 2.809 ns
        Info: 1: + IC(0.000 ns) + CELL(1.006 ns) = 1.006 ns; Loc. = PIN_D12; Fanout = 1; CLK Node = 'CLK'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.244 ns; Loc. = CLKCTRL_G11; Fanout = 24; COMB Node = 'CLK~clkctrl'
        Info: 3: + IC(0.963 ns) + CELL(0.602 ns) = 2.809 ns; Loc. = LCFF_X1_Y20_N1; Fanout = 2; REG Node = 'MyMemory:inst24|MyDFF:inst10|Q'
        Info: Total cell delay = 1.608 ns ( 57.24 % )
        Info: Total interconnect delay = 1.201 ns ( 42.76 % )
    Info: + Micro hold delay of destination is 0.286 ns
    Info: - Shortest pin to register delay is 3.365 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_L2; Fanout = 4; PIN Node = 'EN'
        Info: 2: + IC(1.141 ns) + CELL(0.178 ns) = 2.345 ns; Loc. = LCCOMB_X1_Y20_N18; Fanout = 6; COMB Node = 'MyDecoder:inst8|out[2]~5'
        Info: 3: + IC(0.262 ns) + CELL(0.758 ns) = 3.365 ns; Loc. = LCFF_X1_Y20_N1; Fanout = 2; REG Node = 'MyMemory:inst24|MyDFF:inst10|Q'
        Info: Total cell delay = 1.962 ns ( 58.31 % )
        Info: Total interconnect delay = 1.403 ns ( 41.69 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 1 warning
    Info: Peak virtual memory: 162 megabytes
    Info: Processing ended: Wed Nov 21 15:22:35 2012
    Info: Elapsed time: 00:00:05
    Info: Total CPU time (on all processors): 00:00:00


