Classic Timing Analyzer report for SecuritySystem
Wed Mar 31 14:27:57 2010
Quartus II Version 9.0 Build 132 02/25/2009 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Parallel Compilation
  6. tsu
  7. tco
  8. th
  9. Timing Analyzer Messages



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; Legal Notice ;
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and other software and tools, and its AMPP partner logic 
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; Timing Analyzer Summary                                                                                                                                                 ;
+------------------------------+-------+---------------+-------------+------------------------------+------------------------------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time ; From                         ; To                           ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+------------------------------+------------------------------+------------+----------+--------------+
; Worst-case tsu               ; N/A   ; None          ; 3.990 ns    ; I1                           ; MyMemory:inst1|MyDFF:inst2|Q ; --         ; CLK      ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 14.802 ns   ; MyMemory:inst1|MyDFF:inst6|Q ; red                          ; CLK        ; --       ; 0            ;
; Worst-case th                ; N/A   ; None          ; 0.661 ns    ; I5                           ; MyMemory:inst2|MyDFF:inst1|Q ; --         ; CLK      ; 0            ;
; Total number of failed paths ;       ;               ;             ;                              ;                              ;            ;          ; 0            ;
+------------------------------+-------+---------------+-------------+------------------------------+------------------------------+------------+----------+--------------+


+--------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                           ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                              ; Setting            ; From ; To ; Entity Name ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                                         ; EP2C20F484C7       ;      ;    ;             ;
; Timing Models                                                       ; Final              ;      ;    ;             ;
; Default hold multicycle                                             ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                           ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                              ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                      ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                                    ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                               ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                             ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                    ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                       ; Off                ;      ;    ;             ;
; Minimum Core Junction Temperature                                   ; 0                  ;      ;    ;             ;
; Maximum Core Junction Temperature                                   ; 85                 ;      ;    ;             ;
; Number of source nodes to report per destination node               ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                               ; 10                 ;      ;    ;             ;
; Number of paths to report                                           ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                        ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                              ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                          ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                        ; On                 ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis      ; Off                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off                ;      ;    ;             ;
; Output I/O Timing Endpoint                                          ; Near End           ;      ;    ;             ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


+--------------------------------------------------------------------------------------+
; tsu                                                                                  ;
+-------+--------------+------------+--------+------------------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From   ; To                           ; To Clock ;
+-------+--------------+------------+--------+------------------------------+----------+
; N/A   ; None         ; 3.990 ns   ; I1     ; MyMemory:inst1|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 3.963 ns   ; I1     ; MyMemory:inst1|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 3.963 ns   ; I1     ; MyMemory:inst3|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 3.880 ns   ; I1     ; MyMemory:inst1|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 3.784 ns   ; I1     ; MyMemory:inst1|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 3.780 ns   ; I1     ; MyMemory:inst3|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 3.764 ns   ; I1     ; MyMemory:inst3|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 3.731 ns   ; I1     ; MyMemory:inst3|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 3.681 ns   ; I2     ; MyMemory:inst1|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 3.654 ns   ; I2     ; MyMemory:inst1|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 3.654 ns   ; I2     ; MyMemory:inst3|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 3.643 ns   ; I1     ; MyMemory:inst|MyDFF:inst4|Q  ; CLK      ;
; N/A   ; None         ; 3.571 ns   ; I2     ; MyMemory:inst1|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 3.475 ns   ; I2     ; MyMemory:inst1|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 3.471 ns   ; I2     ; MyMemory:inst3|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 3.455 ns   ; I2     ; MyMemory:inst3|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 3.422 ns   ; I2     ; MyMemory:inst3|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 3.362 ns   ; I1     ; MyMemory:inst|MyDFF:inst5|Q  ; CLK      ;
; N/A   ; None         ; 3.334 ns   ; I2     ; MyMemory:inst|MyDFF:inst4|Q  ; CLK      ;
; N/A   ; None         ; 3.333 ns   ; I2     ; MyMemory:inst2|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 3.305 ns   ; I2     ; MyMemory:inst3|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 3.304 ns   ; I2     ; MyMemory:inst1|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 3.301 ns   ; I1     ; MyMemory:inst|MyDFF:inst2|Q  ; CLK      ;
; N/A   ; None         ; 3.224 ns   ; I1     ; MyMemory:inst2|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 3.222 ns   ; I3     ; MyMemory:inst2|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 3.194 ns   ; I3     ; MyMemory:inst3|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 3.193 ns   ; I3     ; MyMemory:inst1|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 3.060 ns   ; Sel[0] ; MyMemory:inst3|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 3.060 ns   ; Sel[0] ; MyMemory:inst3|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 3.057 ns   ; I3     ; MyMemory:inst1|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 3.053 ns   ; I2     ; MyMemory:inst|MyDFF:inst5|Q  ; CLK      ;
; N/A   ; None         ; 2.992 ns   ; I2     ; MyMemory:inst|MyDFF:inst2|Q  ; CLK      ;
; N/A   ; None         ; 2.988 ns   ; Sel[0] ; MyMemory:inst|MyDFF:inst4|Q  ; CLK      ;
; N/A   ; None         ; 2.988 ns   ; Sel[0] ; MyMemory:inst|MyDFF:inst6|Q  ; CLK      ;
; N/A   ; None         ; 2.988 ns   ; Sel[0] ; MyMemory:inst|MyDFF:inst5|Q  ; CLK      ;
; N/A   ; None         ; 2.988 ns   ; Sel[0] ; MyMemory:inst|MyDFF:inst3|Q  ; CLK      ;
; N/A   ; None         ; 2.988 ns   ; Sel[0] ; MyMemory:inst|MyDFF:inst1|Q  ; CLK      ;
; N/A   ; None         ; 2.988 ns   ; Sel[0] ; MyMemory:inst|MyDFF:inst2|Q  ; CLK      ;
; N/A   ; None         ; 2.983 ns   ; Sel[0] ; MyMemory:inst2|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 2.983 ns   ; Sel[0] ; MyMemory:inst2|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 2.983 ns   ; Sel[0] ; MyMemory:inst2|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 2.983 ns   ; Sel[0] ; MyMemory:inst2|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 2.983 ns   ; Sel[0] ; MyMemory:inst2|MyDFF:inst1|Q ; CLK      ;
; N/A   ; None         ; 2.983 ns   ; Sel[0] ; MyMemory:inst2|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 2.965 ns   ; I3     ; MyMemory:inst1|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 2.965 ns   ; I3     ; MyMemory:inst3|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 2.915 ns   ; I2     ; MyMemory:inst2|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 2.847 ns   ; I3     ; MyMemory:inst1|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 2.809 ns   ; en     ; MyMemory:inst3|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 2.809 ns   ; en     ; MyMemory:inst3|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 2.799 ns   ; en     ; MyMemory:inst2|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 2.799 ns   ; en     ; MyMemory:inst2|MyDFF:inst6|Q ; CLK      ;
; N/A   ; None         ; 2.799 ns   ; en     ; MyMemory:inst2|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 2.799 ns   ; en     ; MyMemory:inst2|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 2.799 ns   ; en     ; MyMemory:inst2|MyDFF:inst1|Q ; CLK      ;
; N/A   ; None         ; 2.799 ns   ; en     ; MyMemory:inst2|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 2.798 ns   ; I3     ; MyMemory:inst3|MyDFF:inst2|Q ; CLK      ;
; N/A   ; None         ; 2.792 ns   ; en     ; MyMemory:inst|MyDFF:inst4|Q  ; CLK      ;
; N/A   ; None         ; 2.792 ns   ; en     ; MyMemory:inst|MyDFF:inst6|Q  ; CLK      ;
; N/A   ; None         ; 2.792 ns   ; en     ; MyMemory:inst|MyDFF:inst5|Q  ; CLK      ;
; N/A   ; None         ; 2.792 ns   ; en     ; MyMemory:inst|MyDFF:inst3|Q  ; CLK      ;
; N/A   ; None         ; 2.792 ns   ; en     ; MyMemory:inst|MyDFF:inst1|Q  ; CLK      ;
; N/A   ; None         ; 2.792 ns   ; en     ; MyMemory:inst|MyDFF:inst2|Q  ; CLK      ;
; N/A   ; None         ; 2.788 ns   ; I3     ; MyMemory:inst1|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 2.784 ns   ; I3     ; MyMemory:inst3|MyDFF:inst5|Q ; CLK      ;
; N/A   ; None         ; 2.777 ns   ; I1     ; MyMemory:inst2|MyDFF:inst4|Q ; CLK      ;
; N/A   ; None         ; 2.753 ns   ; Sel[1] ; MyMemory:inst3|MyDFF:inst3|Q ; CLK      ;
; N/A   ; None         ; 2.753 ns   ; Sel[1] ; MyMemory:inst3|MyDFF:inst2|Q ; CLK      ;
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+-------+--------------+------------+--------+------------------------------+----------+


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+-------+--------------+------------+------------------------------+---------+------------+
; Slack ; Required tco ; Actual tco ; From                         ; To      ; From Clock ;
+-------+--------------+------------+------------------------------+---------+------------+
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; N/A   ; None         ; 14.554 ns  ; MyMemory:inst1|MyDFF:inst5|Q ; red     ; CLK        ;
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; N/A   ; None         ; 14.259 ns  ; MyMemory:inst|MyDFF:inst2|Q  ; red     ; CLK        ;
; N/A   ; None         ; 14.011 ns  ; MyMemory:inst1|MyDFF:inst5|Q ; green   ; CLK        ;
; N/A   ; None         ; 13.927 ns  ; MyMemory:inst2|MyDFF:inst5|Q ; red     ; CLK        ;
; N/A   ; None         ; 13.911 ns  ; MyMemory:inst2|MyDFF:inst3|Q ; red     ; CLK        ;
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; N/A           ; None        ; -3.516 ns ; I1     ; MyMemory:inst3|MyDFF:inst3|Q ; CLK      ;
; N/A           ; None        ; -3.532 ns ; I1     ; MyMemory:inst3|MyDFF:inst5|Q ; CLK      ;
; N/A           ; None        ; -3.536 ns ; I1     ; MyMemory:inst1|MyDFF:inst5|Q ; CLK      ;
; N/A           ; None        ; -3.632 ns ; I1     ; MyMemory:inst1|MyDFF:inst3|Q ; CLK      ;
; N/A           ; None        ; -3.715 ns ; I1     ; MyMemory:inst1|MyDFF:inst4|Q ; CLK      ;
; N/A           ; None        ; -3.715 ns ; I1     ; MyMemory:inst3|MyDFF:inst4|Q ; CLK      ;
; N/A           ; None        ; -3.742 ns ; I1     ; MyMemory:inst1|MyDFF:inst2|Q ; CLK      ;
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; Timing Analyzer Messages ;
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Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 9.0 Build 132 02/25/2009 SJ Web Edition
    Info: Processing started: Wed Mar 31 14:27:55 2010
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off SecuritySystem -c SecuritySystem --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "CLK" is an undefined clock
Info: No valid register-to-register data paths exist for clock "CLK"
Info: tsu for register "MyMemory:inst1|MyDFF:inst2|Q" (data pin = "I1", clock pin = "CLK") is 3.990 ns
    Info: + Longest pin to register delay is 6.846 ns
        Info: 1: + IC(0.000 ns) + CELL(1.006 ns) = 1.006 ns; Loc. = PIN_W12; Fanout = 1; PIN Node = 'I1'
        Info: 2: + IC(2.298 ns) + CELL(0.521 ns) = 3.825 ns; Loc. = LCCOMB_X1_Y20_N24; Fanout = 1; COMB Node = 'MyEncoder:inst5|en_out[0]~11'
        Info: 3: + IC(0.312 ns) + CELL(0.545 ns) = 4.682 ns; Loc. = LCCOMB_X1_Y20_N18; Fanout = 4; COMB Node = 'MyEncoder:inst5|en_out[0]~12'
        Info: 4: + IC(0.325 ns) + CELL(0.422 ns) = 5.429 ns; Loc. = LCCOMB_X1_Y20_N14; Fanout = 4; COMB Node = 'sevenseg:inst6|Decoder0~0'
        Info: 5: + IC(1.143 ns) + CELL(0.178 ns) = 6.750 ns; Loc. = LCCOMB_X1_Y21_N10; Fanout = 1; COMB Node = 'MyMemory:inst1|MyDFF:inst2|Q~feeder'
        Info: 6: + IC(0.000 ns) + CELL(0.096 ns) = 6.846 ns; Loc. = LCFF_X1_Y21_N11; Fanout = 2; REG Node = 'MyMemory:inst1|MyDFF:inst2|Q'
        Info: Total cell delay = 2.768 ns ( 40.43 % )
        Info: Total interconnect delay = 4.078 ns ( 59.57 % )
    Info: + Micro setup delay of destination is -0.038 ns
    Info: - Shortest clock path from clock "CLK" to destination register is 2.818 ns
        Info: 1: + IC(0.000 ns) + CELL(1.006 ns) = 1.006 ns; Loc. = PIN_D12; Fanout = 1; CLK Node = 'CLK'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.244 ns; Loc. = CLKCTRL_G11; Fanout = 24; COMB Node = 'CLK~clkctrl'
        Info: 3: + IC(0.972 ns) + CELL(0.602 ns) = 2.818 ns; Loc. = LCFF_X1_Y21_N11; Fanout = 2; REG Node = 'MyMemory:inst1|MyDFF:inst2|Q'
        Info: Total cell delay = 1.608 ns ( 57.06 % )
        Info: Total interconnect delay = 1.210 ns ( 42.94 % )
Info: tco from clock "CLK" to destination pin "red" through register "MyMemory:inst1|MyDFF:inst6|Q" is 14.802 ns
    Info: + Longest clock path from clock "CLK" to source register is 2.818 ns
        Info: 1: + IC(0.000 ns) + CELL(1.006 ns) = 1.006 ns; Loc. = PIN_D12; Fanout = 1; CLK Node = 'CLK'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.244 ns; Loc. = CLKCTRL_G11; Fanout = 24; COMB Node = 'CLK~clkctrl'
        Info: 3: + IC(0.972 ns) + CELL(0.602 ns) = 2.818 ns; Loc. = LCFF_X1_Y21_N25; Fanout = 2; REG Node = 'MyMemory:inst1|MyDFF:inst6|Q'
        Info: Total cell delay = 1.608 ns ( 57.06 % )
        Info: Total interconnect delay = 1.210 ns ( 42.94 % )
    Info: + Micro clock to output delay of source is 0.277 ns
    Info: + Longest register to pin delay is 11.707 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LCFF_X1_Y21_N25; Fanout = 2; REG Node = 'MyMemory:inst1|MyDFF:inst6|Q'
        Info: 2: + IC(0.891 ns) + CELL(0.455 ns) = 1.346 ns; Loc. = LCCOMB_X1_Y20_N16; Fanout = 1; COMB Node = 'inst21~1'
        Info: 3: + IC(1.438 ns) + CELL(0.512 ns) = 3.296 ns; Loc. = LCCOMB_X1_Y21_N20; Fanout = 1; COMB Node = 'inst21~4'
        Info: 4: + IC(0.295 ns) + CELL(0.322 ns) = 3.913 ns; Loc. = LCCOMB_X1_Y21_N6; Fanout = 2; COMB Node = 'inst21'
        Info: 5: + IC(4.954 ns) + CELL(2.840 ns) = 11.707 ns; Loc. = PIN_R20; Fanout = 0; PIN Node = 'red'
        Info: Total cell delay = 4.129 ns ( 35.27 % )
        Info: Total interconnect delay = 7.578 ns ( 64.73 % )
Info: th for register "MyMemory:inst2|MyDFF:inst1|Q" (data pin = "I5", clock pin = "CLK") is 0.661 ns
    Info: + Longest clock path from clock "CLK" to destination register is 2.809 ns
        Info: 1: + IC(0.000 ns) + CELL(1.006 ns) = 1.006 ns; Loc. = PIN_D12; Fanout = 1; CLK Node = 'CLK'
        Info: 2: + IC(0.238 ns) + CELL(0.000 ns) = 1.244 ns; Loc. = CLKCTRL_G11; Fanout = 24; COMB Node = 'CLK~clkctrl'
        Info: 3: + IC(0.963 ns) + CELL(0.602 ns) = 2.809 ns; Loc. = LCFF_X1_Y20_N21; Fanout = 2; REG Node = 'MyMemory:inst2|MyDFF:inst1|Q'
        Info: Total cell delay = 1.608 ns ( 57.24 % )
        Info: Total interconnect delay = 1.201 ns ( 42.76 % )
    Info: + Micro hold delay of destination is 0.286 ns
    Info: - Shortest pin to register delay is 2.434 ns
        Info: 1: + IC(0.000 ns) + CELL(1.026 ns) = 1.026 ns; Loc. = PIN_M1; Fanout = 5; PIN Node = 'I5'
        Info: 2: + IC(1.134 ns) + CELL(0.178 ns) = 2.338 ns; Loc. = LCCOMB_X1_Y20_N20; Fanout = 4; COMB Node = 'sevenseg:inst6|out[1]~2'
        Info: 3: + IC(0.000 ns) + CELL(0.096 ns) = 2.434 ns; Loc. = LCFF_X1_Y20_N21; Fanout = 2; REG Node = 'MyMemory:inst2|MyDFF:inst1|Q'
        Info: Total cell delay = 1.300 ns ( 53.41 % )
        Info: Total interconnect delay = 1.134 ns ( 46.59 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 1 warning
    Info: Peak virtual memory: 159 megabytes
    Info: Processing ended: Wed Mar 31 14:27:57 2010
    Info: Elapsed time: 00:00:02
    Info: Total CPU time (on all processors): 00:00:01


